論文誌

国際誌、国内英文誌

  1. Multiplication-Free Lookup-Based CNN Accelerator Using Residual Vector Quantization and Its FPGA Implementation,
    Hiroshi Fuketa, Toshihiro Katashita, Yohei Hori, Masakazu Hioki,
    IEEE Access, Vol. 12, pp.201470-102480, 24th July, 2024.
    DOI: 10.1109/ACCESS.2024.3432979
  2. Evaluation of Side-Channel Leakage Simulation by Using EMC Macro-Model of Cryptographic Devices,
    Yusuke Yano, Kengo Iokibe, Toshiaki Teshima, Yoshitaka Toyota, Toshihiro Katashita, Yohei Hori,
    IEICE Transactions on Communications, Vol. E104.B, No. 2, pp.178-186, Feb., 2021.
    DOI: 10.1587/transcom.2020EBP3015
  3. Implementation of pseudo-linear feedback shift register-based physical unclonable functions on silicon and sufficient Challenge–Response pair acquisition using Built-In Self-Test before shipping,
    Yasuhiro Ogasahara, Yohei Hori, Toshihiro Katashita, Tomoki Iizuka, Hiromitsu Awano, Makoto Ikeda,
    Integration-The VLSI Journal, Elsevier Sciecne BV., Vol.71, pp.144-153, Mar., 2020.
    DOI: https://doi.org/10.1016/j.vlsi.2019.12.002
  4. Development of an Evaluation Platform and Performance Experimentation of Flex Power FPGA Device,
    Toshihiro Katashita, Masakazu Hioki, Yohei Hori, Hanpei Koike
    IEICE Transactions on Information and Systems, Vol.E101-D, No.2, pp.303-313, Feb., 2018.
    Copyright@2018 IEICE. (IEEE Transansactions Online top page)
  5. Organic physically unclonable function on flexible substrate operable at 2 V for IoT/IoE security applications，
    Kazunori Kuribara, Yohei Hori, Toshihiro Katashita, Kazuaki Kakita, Yasuhiro Tanaka, Manabu Yoshida,
    Organic Electronics, Vol.51, pp.137-141, Dec., 2017.
  6. Evaluation of Physical Unclonable Functions for 28-nm Process Field-Programmable Gate Arrays,
    Yohei Hori, Toshihiro Katashita, Hyunho Kang, Akashi Satoh, Shinichi Kawamura, and Kazukuni Kobara,
    Journal of Information Processing, Vol.22, No.2, pp.344-356, Apr. 2014.
  7. Power Noise Measurements of Cryptographic VLSI Circuits Regarding Side-Channel Information Leakage
    Daisuke Fujimoto, Noriyuki Miura, Makoto Nagata, Yuichi Hayashi, Naofumi Homma, Takafumi Aoki, Yohei Hori, Toshihiro Katashita, Kazuo Sakiyama, Thanh-Ha Le, Julien Bringer, Pirouz Bazargan-Sabet, Shivam Bhasin, Jean-Luc Danger
    IEICE Transactions on Electronics, Vol.E95-C, pp.272-279, Apr., 2014.
  8. A Fast Power Current Simulation of Cryptographic VLSI Circuits for Side Channel Attack Evaluation，
    Daisuke Fujimoto, Toshihiro Katashita, Akihiko Sasaki, Yohei Hori, Akashi Satoh, Makoto Nagata
    IEICE Transactions on Fundamentals, Vol.E96-A, No.12, pp.2533-2541, Dec., 2013.
  9. Bitstream Protection in Dynamic Partial Reconfiguration Systems Using Authenticated Encryption,
    Yohei Hori, Toshihiro Katashita, Hirofumi Sakane, Kenji Toda and Akashi Satoh,
    IEICE Trans. Inf.&Syst. Vol.E96-D, No.11, pp.2333-2343, Nov. 2013. Copyright@2013 IEICE. (IEICE Transactions Online)
  10. A First Report on Electromagnetic and Power Analysis Attacks against 28-nm FPGA Device,
    Yohei Hori, Toshihiro Katashita, Akihiko Sasaki and Akashi Satoh,
    Information - An International Interdisciplinary Journal, Vol.16, No.8(B), pp.5993-6006, 2013.
  11. PUF Evaluation with Post-processing and Modified Modeling Attack，
    Hyunho Kang, Yohei Hori, Toshihiro Katashita, Akashi Satoh, Keiichi Iwamura
    International Journal of Security and Its Applications (IJSIA), Vol.7, No.4, pp.231-241, July, 2013.
  12. A Secure Content Delivery System Based on a Partially Reconfigurable FPGA,
    Y.Hori, H.Yokoyama, H.Sakane and K.Toda,
    IEICE Trans. INF.&SYST., Vol.E91-D, No.5, pp.1398-1407, 2008. Copyright@2008 IEICE. (IEICE Transactions Online)

国内誌

  1. 意図的なエラーを付与することによる深層学習を用いたArbiter PUFへのクローニング攻撃の対策,
    八代 理紗，堀 洋平，片下 敏宏，﨑山 一男，
    情報処理学会論文誌，Vol. 61, No. 12, pp.1871-1880, 2020年12月．
    DOI: doi/10.20729/00208749
  2. 10 Gigabit Ethernet に対応したネットワークフィルタリング試験装置，
    片下 敏宏，坂根 広史，堀 洋平，戸田 賢二，
    情報処理学会論文誌, vol.49, No.6, pp.2118-2128, 2008.
  3. FPGAを用いたコンテンツ保護システムの設計と開発，
    横山 浩之，堀 洋平，坂根 広史，戸田 賢二，
    情報処理学会論文誌, Vol.48, No.9, pp.3253-3265, 2007.
  4. FPGAの動的部分再構成を用いたマルチ暗号モジュールの回路規模と消費電力の削減，
    堀 洋平, 坂根 広史, 片下 敏宏，戸田 賢二,
    情報処理学会論文誌 コンピューティングシステム, Vol.1, No.2, pp.47-58, 2008. (情報処理学会電子図書館)
  5. 詰将棋専用ハードウェアの作成，
    堀 洋平, 齊藤 尚徳, 丸山 勉,
    情報処理学会論文誌, Vol.45, No.3, pp.1014-1031, 2004. (情報処理学会電子図書館)

国際会議・国内会議

国際・国内会議 筆頭論文（査読あり）

  1. A 65-nm SOTB Implementation of a Physically Unclonable Function and Its Performance Improvement by Body Bias Control,
    Yohei Hori, Toshihiro Katashita, and Yasuhiro Ogasahara,
    The IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference (IEEE S3S 2017), San Francisco, CA, U.S., Oct. 16-19, 2017. (Presented on Oct. 18th, 2017)
  2. Energy and Area Saving Effect of Dynamic Partial Reconfiguration on a 28-nm Process FPGA,
    Yohei Hori, Toshihiro Katashita, and Kazukuni Kobara,
    The 2nd IEEE Global Conference on Consumer Electronics (GCCE 2013), Chiba-shi, Chiba, Oct. 1-4, pp.217-218, 2013. (Presented on Oct. 2nd, 2013)
  3. SASEBO-GIII: A Hardware Security Evaluation Board Equipped with a 28-nm FPGA,
    Yohei Hori, Toshihiro Katashita, Akihiko Sasaki and Akashi Satoh,
    The 1st IEEE Global Conference on Consumer Electronics (GCCE 2012), Chiba-shi, Chiba, Oct. 2-5, pp.666-669, 2012. (Presented on Oct. 5th, 2012)
  4. Electromagnetic Side-channel Attack against 28-nm FPGA Device,
    Yohei Hori, Toshihiro Katashita, Akihiko Sasaki and Akashi Satoh,
    in Pre-proceedings of the 13th International Workshop on Information Security Applications (WISA 2012), Jeju, Korea, Aug. 16-18, 2012. Available from http://isaa.sch.ac.kr/wisa2012/accepted2012.htm. (The pre-proceedings include only a part of the subitted paper.) (Presented on Aug. 16th, 2012)
  5. [Academic Invited Paper] Tackling the Security Issues of FPGA Partial Reconfiguration with Physical Unclonable Functions,
    Yohei Hori, Toshihiro Katashita, and Akashi Satoh,
    The 12th International Conference on Engineering of Reconfigurable Systems and Algorithms (ERSA 2012), Las Vegas, Nevada, USA, July 16-17, 2012. pp.79-90. (Presented on July 17, 2012)
  6. 45nmプロセスFPGA上のPhysical Unclonable Functionの特性評価,
    堀 洋平, 片下 敏宏, 姜 玄浩, 佐藤 証,
    マルチメディア，分散，協調とモバイルシンポジウム (DICOMO2012), 加賀市，石川県，7月4-6日, 2012. pp.1928-1933. (Presented on 2012年7月6日) (Extended abstract review)
  7. Pseudo-LFSR PUF: A Compact, Efficient and Reliable Physical Unclonable Function,
    Y.Hori, H.Kang, T.Katashita, and A.Satoh,
    7th International Conference on ReConFigurable Computing and FPGAs (ReConFig'11), Cancun, Quintana Roo, Mexico, Nov.30-Dec.2, pp.223-228, 2011. (Presented on Dec. 1, 2011)
  8. 物理特性を用いたLSIの真贋判定法,
    堀 洋平, 姜 玄浩, 片下 敏宏, 佐藤 証,
    マルチメディア，分散，協調とモバイルシンポジウム (DICOMO2011), 宮津市，京都，7月6-8日, 2011. pp.1296-1300. (Presented on 2011年7月 8日) (Extended abstract review)
  9. Quantitative and Statistical Performance Evaluation of Arbiter Physical Unclonable Functions on FPGAs,
    Y.Hori, T.Yoshida, T.Katashita, and A.Satoh,
    6th International Conference on ReConFigurable Computing and FPGAs (ReConFig'10), Cancun, Quintana Roo, Mexico, Dec. 13-15, 2010. pp.298-303. (Presented on Dec. 14, 2010.)
  10. Bitstream Encryption and Authentication Using AES-GCM in Dynamically Reconfigurable Systems,
    Y.Hori, A.Satoh, H.Sakane and K.Toda,
    LNCS 5312, Advances in Information and Computer Security, 3rd International Workshop on Security (IWSEC'08), Takamatsu, Kagawa, Japan, Nov. 25-27, 2008. pp.261-278. (Presented on Nov. 27, 2008.)
  11. Bitstream Encryption and Authentication with AES-GCM in Dynamically Reconfigurable Systems,
    Y.Hori, A.Satoh, H.Sakane and K.Toda,
    18th International Conference on Field-Programmable Logic and Applications (FPL'08), Heidelberg, Germany, Sept. 8-10, 2008. pp.23-28. (Presented on Sept. 8, 2008.)
  12. FPGAの部分再構成を用いた回路規模と消費電力の削減，
    堀 洋平，坂根 広史, 片下 敏宏, 戸田 賢二,
    Symposium on Advanced Computing Systems and Infrastructures (SACSIS'08), Tsukuba, Ibaraki, Japan, June 11-13, 2008. pp.307-316.
  13. A Secure Digital Content Delivery System Based on Partially Reconfigurable Hardware,
    Y.Hori, H.Yokoyama, H.Sakane and K.Toda,
    6th International Conference on Field-Programmable Technology (ICFPT'07), Kitakyushu, Fukuoka, Japan, Dec. 12-14, 2007. pp.253-256.
  14. Secure Content Distribution System Based on Run-time Partial Hardware Reconfiguration,
    Y. Hori, H. Yokoyama and K. Toda,
    16th International Conference on Field-Programmable Logic and Applications (FPL'06), Madrid, Spain, Aug. 27-29, 2006. pp.637-640.
  15. A Tsume-Shogi Processor Based on Reconfigurable Hardware,
    Y. Hori, T. Maruyama and K. Toda,
    3rd International Conference on Field-Programmable Technology (ICFPT'04), Brisbane, Australia, Dec. 6-8, 2004. pp.347-350.
  16. FPGAを用いた詰将棋専用ハードウェアプラットフォームの開発，
    堀 洋平，斎藤 尚徳，丸山 勉,
    8th Game Programming Workshop (GPW'03), Hakone, Kanagawa, Japan, Nov. 7-9, 2003. pp.44-51. (Extended Abstract 査読)
  17. An FPGA-Based Processor for Shogi Mating Problems
    Y. Hori, M. Sonoyama and T. Maruyama,
    1st International Conference on Field-Programmable Technology (ICFPT'02), Hong-Kong, Hong-Kong, Dec. 16-18, 2002. pp.117-124.
  18. A Shogi Processor with a Field Programmable Gate Array
    Y.Hori, M.Seki, R.Grimbergen, T.Maruyama and T.Hoshino,
    2nd International Conference on Conmputers and Games (CG 2000), Hamamatsu, Shizuoka, Japan, Oct. 26-28, 2000. pp.297-314.

国際・国内学会 共著論文（査読あり）

  1. FPGA implementation of physically unclonable functions based on multi-threshold delay time measurement method to mitigate modeling attacks,
    Tatsuya Ohyama, Mika Sakai, Yohei Hori, Toshihiro Katashita, Takeshi Fujino,
    5th workshop on Artificial Intelligence in Hardware Security (AIHWS), Abu Dhabi, UAE, Mar. 5-8th, 2024. (Presentation by T. Ohyama on Mar. 5th, 2024)
    DOI:
  2. Non-Destructive Hardware Trojan Circuit Screening by Backside Near Infrared Imaging,
    Jun'ichi Sakamoto, Hirofumi Sakane, Yohei Hori, Shin'ichi Kawamura, Yuichi Hayashi, Makoto Nagata,
    IEEE International Conference on Physical Assurance and Inspection of Electronics (PAINE), Huntsville, Alabama, USA, Oct. 24-26th, 2023. (Presentation by J. Sakamoto on Oct. 25th, 2023)
    DOI: 10.1109/PAINE58317.2023.10317961
  3. Cause Analysis Method of Entropy Loss in Physically Unclonable Function,
    Mitsuru Shiozaki, Yohei Hori, Tatsuya Ohyama, Masayoshi Shirahata, Takeshi Fujino,
    The IEEE International Symposium on Circuits and Systems (ISCAS), Virtual, Oct. 10-21, 2020. pp.598-601. (Presentation by M. Shiozaki on Oct. 12th, 2020)
    DOI: 10.1109/ISCAS45731.2020.9180410
  4. Deep Learning Attack against Large n-XOR PUFs on 180nm Silicon Chips,
    Risa Yashiro, Yohei Hori, Toshihiro Katashita, Kazuo Sakiyama,
    2020 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing (NCSP 2020), Honolulu, Hawaii, USA, Feb. 28 - Mar. 2, 2020. pp.598-601. (当初発表予定：R. Yashiro on Mar. 2nd, 2020. 学会は中止されたが発表は成立．)
  5. A Deep Learning Attack Countermeasure with Intentional Noise for a PUF-based Authentication Scheme,
    Risa Yashiro, Yohei Hori, Toshihiro Katashita, Kazuo Sakiyama,
    International Conference on Information Technology and Communications Security (SecITC 2019), Bucharest, Romania, Nov. 14-15, 2019. pp.65-77 (2020). (Presentation by R. Yashiro on Nov. 14th, 2019)
  6. DeviceVeil: Robust Authentication for Individual USB Devices Using Physical Unclonable Functions,
    Kuniyasu Suzaki, Yohei Hori, Kazukuni Kobara, and Mohammad Mannan,
    The 49th IEEE/IFIP International Conference on Dependable Systems and Networks (DSN 2019), Portland, Oregon, June 24-27, 2019 (Presentation by K. Suzaki on June. 26th, 2019)
  7. Development of the unified security requirements of PUFs during the standardization process,
    Nicolas Bruneau, Jean-Luc Danger, Adrien Facon, Sylvain Guilley, Soshi Hamaguchi, Yohei Hori, Yousung Kang and Alexander Schaub,
    SecITC 2019, Bucharest, Romania, Nov. 8-9, 2018. (Presentation by N. Bruneau on Nov. 9th, 2018)
  8. Prototype of USB Stick-sized PUF Module for Authentication and Key Generation,
    Toshihiro Katashita, Yohei Hori, and Yasuhiro Ogasahara,
    IEEE Global Conference on Consumer Electronics (IEEE GCCE 2017), Nagoya, Aichi, Oct. 24-27, 2017. (Presentation at Demo Session by T. Katashita and Y. Hori on Oct. 26th, 2017)
  9. Implementation of Pseudo Linear Feedback Shift Register Physical Unclonable Function on Silicon ,
    Yasuhiro Ogasahara, Yohei Hori, and Hanpei Koike,
    IEEE International Symposium on Circuits and Systems (ISCAS 2016), Montreal, Canada, May 22-25, 2016. (Presentation by Y. Ogasahara on May 23rd, 2016)
  10. Robust and Compact Key Generator Using Physically Unclonable Function Based on Logic-Transistor-Compatible Poly-Crystalline-Si Channel FinFET Technology,
    S. O'uchi, Y. Liu, Y. Hori, T. Irisawa, H. Fuketa, T. Mori, Y. Morita, T. Nakagawa, J. Tsukada, H. Koike, M. Masahara, and T. Matsukawa,
    IEEE International Electron Devices Meeting (IEDM 2015), Washington, DC, USA, December 7-9, 2015. (Presentation by S. O'uchi on Dec. 9th, 2015)
  11. Standard Cell Implementation of Buskeeper PUF with Symmetric Inverters and Neighboring Cells for Passing Randomness Tests,
    Yasuhiro Ogasahara, Yohei Hori, and Hanpei Koike,
    IEEE Global Conference on Consumer Electronics (GCCE 2015), Osaka, Japan, October 27-30, 2015. (Presentation by Ogasahara on October 30th, 2015)
  12. Experimental study of variability in polycrystalline and crystalline silicon channel FinFET CMOS inverters,
    Liu, Y. X., Hori, Y., Ohno, M., Matsukawa, T., Endo, K., O'uchi, S., and Masahara, M.,
    IEEE International Symposium on VLSI Technology, Systems and Application (VLSI-TSA 2015), Hsinchu, Taiwan, April 27-29, 2015. pp.1-2. (Presentation by Liu on Apr. 29th, 2015)
  13. Correlation Power Analysis using Bit-Level Biased Activity Plaintexts against AES Cores with Countermeasures,
    Daisuke Fujimoto, Noriyuki Miura, Makoto Nagata, Yuichi Hayashi, Naofumi Homma, Takafumi Aoki, Yohei Hori, Toshihiro Katashita, Kazuo Sakiyama, Thanh-Ha Le, Julien Bringer, Pirouz Bazargan-Sabet, Shivam Bhasin, Jean-Luc Danger
    IEEE International Symposium on Electromagnetic Compatibility (EMC 2014), Tokyo, Japan, May 12-16, 2014. pp.306-309. (Presentation by Fujimoto on May 14th, 2014)
  14. Cryptographic Key Generation from PUF Data Using Efficient Fuzzy Extractors,
    Hyunho Kang, Yohei Hori, Toshihiro Katashita, Manabu Hagiwara, Keiichi Iwamura
    The 16th International Conference on Advanced Communications Technology (ICACT 2014), Pyeongchang, Korea, February 16-19, 2014. pp.23-26. (Presentation by Kang on Feb. 17th, 2014)
  15. Performance Analysis for PUF Data Using Fuzzy Extractor,
    Hyunho Kang, Yohei Hori, Toshihiro Katashita, Manabu Hagiwara, Keiichi Iwamura
    The 8th International Conference on Ubiquitous Information Technologies and Applications (CUTE 2013), Danang, Vietnam, December 18-20, Lecture Note in Electrical Engineering, Vol. 280, pp.277-284, 2014. (Presentation by Kang on Dec. 18th, 2013)
  16. A Novel Smart Card Development Platform for Evaluating Physical Attacks and PUFs,
    Toshihiro Katashita, Akihiko Sasaki, and Yohei Hori,
    The 2nd IEEE Global Conference on Consumer Electronics (GCCE2013), pp.37-39, 2013. (Poster presentation by Katashita and Hori on Oct. 2nd, 2013)
  17. On-Chip Power Noise Measurements of Cryptographic VLSI Circuits and Interpretation for Side-Channel Analysis,
    Daisuke Fujimoto, Noriyuki Miura, Yu-ichi Hayashi, Naofumi Homma, Yohei Hori, Toshihiro Katashita, Kazuo Sakiyama, Thanh-Ha Le, Julien Bringer, Pirouz Bazargan-Sabet, Jean-Luc Danger
    The 12th International Symposium on Electromagnetic Compatibility (EMC EUROPE 2013), September 2nd-6th, Brugge, Belgium, pp.405-410, 2013. (Presentation by Fujinoto on September 4th, 2013)
  18. Towards Efficient Evaluation of EM Information Leakage from Cryptographic Devices,
    Naofumi Homma, Yu-ichi Hayashi, Toshihiro Katashita, Yohei Hori, Takafumi Aoki,
    The 22nd International Workshop on Post-Binary ULSI Systems (ULSIWS2013), pp.50-55, 2013. (Presentation by Homma on May 20th, 2013)
  19. Performance of Physical Unclonable Functions with Shift-Register-Based Post-Processing,
    Hyunho Kang, Yohei Hori, Toshihiro Katashita, Akashi Satoh,
    International Conference on Security Technology (SecTech 2012), Jeju Island, Korea, November 28-30, 2012. pp.14-21. (Presentation by Kang on Nov. 29th, 2012)
  20. Development of Evaluation Environment for Physical Attacks against Embedded Devices,
    Toshihiro Katashita, Akihiko Sasaki, Yohei Hori, Mitsuru Shiozaki and Takeshi Fujino,
    The 1st IEEE Global Conference on Consumer Electronics (GCCE2012), pp.598-601, 2012. (Presentation by Katashita on Oct. 4th, 2012)
  21. Performance Evaluation of the First Commercial PUF-embedded RFID,
    Hyunho Kang, Yohei Hori and Akashi Satoh,
    The 1st IEEE Global Conference on Consumer Electronics (GCCE2012), pp.5-8, 2012. (Presentation by Kang on Oct. 2nd, 2012)
  22. Measurement of side-channel information from cryptographic devices on security evaluation platform: Demonstration of SPACES project,
    Sho Endo, Naofumi Homma, Takafumi Aoki, Toshihiro Katashita, Yohei Hori, Kazuo Sakiyama, Makoto Nagata, Jean-Luc Danger, Thanh-Ha Le, Pirouz Bazargan
    The Society of Instrument and Control Engineers (SICE) Annual Conference, pp.313-316, 2012. (Presentation by Endo on Aug. 21st, 2012)
  23. PUF Evaluation against Linear Programming Model on SASEBO-GII,
    Hyunho Kang, Yohei Hori, Toshihiro Katashita and Akashi Satoh,
    マルチメディア，分散，協調とモバイルシンポジウム (DICOMO2012), 加賀市，石川県，7月4-6日, 2012. pp.1947-1950. (Presentation by Kang, 2012年7月6日) (Extended abstract review)
  24. Side-Channel Attack Standard Evaluation Board SASEBO-W for Smartcard Testing,
    Toshihiro Katashita, Yohei Hori, Hirofumi Sakane and Akashi Satoh,
    Non-Invasive Attack Testing Workshop (NIAT 2011), Sep. 2011. Nara, Japan. (Presentation by Katashita on Sep. 27th, 2011)
  25. A Fast Power Current Analysis Methodology using Capacitor Charging Model for Side Channel Attack Evaluation,
    Daisuke Fujimoto, Makoto Nagata, Toshihiro Katashita, Akihiko Sasaki, Yohei Hori, Hirofumi Sakane and Akashi Satoh,
    International Workshop on Cryptographic Hardware and Embedded Systems (CHES 2011, poster, no review process), Sep. 2011. Nara, Japan. (Presentation by Fujimoto on Sep. 30th, 2011)
  26. ICカードの実装安全性標準評価ボードの開発とサイドチャネル攻撃評価，
    片下 敏宏，堀 洋平，佐藤 証，
    マルチメディア，分散，協調とモバイルシンポジウム (DICOMO 2011)， pp.1301-1307, 2011. (口頭発表(片下)，2011年7月7日)
  27. A Fast Power Current Analysis Methodology Using Capacitor Charging Model for Side Channel Attack Evaluation,
    Daisuke Fujimoto, Makoto Nagata, Toshihiro Katashita, Akihiko Sasaki, Yohei Hori, and Akashi Satoh,
    The 4th IEEE Intl. Symp. Hardware-Oriented Security and Trust (HOST 2011), P35, pp. 87-92, June 2011. San Diego. (Presentation by Fujimoto on June 5th, 2011)

講演等

招待講演

  1. Physically Unclonable Function (PUF)の基礎、応用と国際標準化,
    電子情報通信学会RECONF研究会, オンライン開催, 2021年6月8日.
  2. 模倣品対策のための物理複製不可能なデバイスPUF,
    模倣品対策国際シンポジウムII -米国国防授権法の改正強化-， 一般財団法人 日本情報経済社会推進協会(JIPDEC)，東京都港区，2012年12月7日．（共同発表者：佐藤証）
  3. サイドチャネル攻撃対策の現状および規格化動向,
    情報セキュリティセミナー，岡山県工業技術センター，岡山市，2012年11月14日．
  4. SASEBO Project -Past, Now and Future,
    Lecture Meeting on Hardware Security, National Security Research Institute (NSRI), Daejeon, Korea, 2012年9月19日.
  5. Tackling the Security Issues of FPGA Partial Reconfiguration with Physical Unclonable Functions,
    The 12th International Conference on Engineering of Reconfigurable Systems and Algorithms (ERSA2012), 17 July, 2012.
  6. 動的再構成システムの最新設計手法とセキュリティ,
    次世代リコンフィギャラブルハードウェア創造研究会 (JACORN2010), 2010年9月17日.

依頼講演

  1. 物理複製困難関数PUFの基礎・応用と国際標準化,
    エレクトロニクス実装学会教育事業委員会 AI2oT(Artificial Intelligence and IoT)講座，北海道大学東京オフィス，2024年10月18日．
  2. 物理複製困難関数PUFの基礎・応用と国際標準化,
    エレクトロニクス実装学会教育事業委員会 AI2oT(Artificial Intelligence and IoT)講座，オンライン開催，2023年8月8日．
  3. Physically Unclonable FunctionのICチップセキュリティへの応用と国際標準化,
    IMPULSEコンソーシアム 2022年度第4回セミナー，オンライン開催，2023年2月22日．
  4. 物理複製困難関数PUFの基礎・応用と国際標準化,
    エレクトロニクス実装学会教育事業委員会 AI2oT(Artificial Intelligence and IoT)講座，オンライン開催，2022年8月3日．
  5. IoTの信頼基点としてのPhysically Unclonable Function (PUF),
    第26回AIチップ設計拠点フォーラム, オンライン開催, 2021年8月27日.
  6. Physically Unclonable Function (PUF)の基礎、応用と標準化について,
    NEDO「IoT推進のための横断技術推進プロジェクト」スクール，オンライン開催，2021年1月8日.
  7. 産総研におけるハードウェアセキュリティの取り組み ～PUFの研究・標準化動向～,
    ICシステムセキュリティ協会 (ICSS-RT) セキュリティ会議, オンライン開催, 2020年11月16日.
  8. Physically Unclonable Function (PUF)の研究・標準化動向,
    ハードウェアセキュリティフォーラム2019，浅草橋ヒューリックカンファレンス，2019年12月6日.
  9. Physically Unclonable Function (PUF)の基礎、応用と標準化について,
    NEDO IoT横断2018年度第2回人材育成セミナー，早稲田大学，2019年1月8日.
  10. Physically Unclonable Functionの基礎とIoTのセキュリティへの応用,
    第36回 情報セキュリティ・セミナー，日本銀行，2017年12月11日.
  11. PUFの基礎と最新動向,
    ハードウェアセキュリティ技術分科会，⼀般社団法⼈電⼦情報技術産業協会 (JEITA)，2017年9月19日.
  12. Physically Unclonable Function (PUF) とその応⽤,
    電⼦情報通信学会ソサイエティ大会，東京都市大学，2017年9月15日.
  13. ハードウェアセキュリティの課題,
    先端サイバーセキュリティ特論，情報セキュリティ大学院大学，2016年10月28日.
  14. Highly dependable systems using reconfigurable systems,,
    Lecture Meeting on Hardware Security, National Security Research Institute (NSRI), Daejeon, Korea, 2012年9月20日.
  15. On the side-channel attacks and physical unclonable functions,
    Lecture Meeting on Hardware Security, National Security Research Institute (NSRI), Daejeon, Korea, 2012年9月20日.
  16. Side-channel attack evaluation of AES implementations on SASEBO-GIII,
    Joint Workshop on Cryptographic Algorithm and its Applications (JWCAA 2012), IPA, 東京, 2012年8月13日.
  17. リコンフィギャラブルデバイスの応用とセキュリティ,
    金沢工業大学特別講演, 金沢工業大学，2011年11月11日.
  18. やわらかいハードウェアが拓く未来,
    熊本大学プロジェクトセミナー, 熊本大学，2010年3月19日.
  19. FPGAならではの部分再構成の使い方,
    第17回 FPGA/CPLD Design Conference, パシフィコ横浜, 2010年1月29日.
  20. FPGAの部分再構成の活用開発事例,
    Embedded Technology 2009, パシフィコ横浜, 2009年11月19日.
  21. FPGAの部分再構成を活用したシステムの現状と開発例,
    第15回 FPGA/CPLD Design Conference, パシフィコ横浜, 2008年1月24日.
  22. FPGAの部分再構成を利用したコンテンツ配信システム,
    FIT2007, 中京大学豊田キャンパス, 2007年9月7日.

その他の講演

  1. PUFの基礎と国際標準化動向,
    PUF技術シンポジウム，立命館大学東京キャンパス，2019年3月14日.

セミナー

  1. 部分再構成を利用したFPGAシステムの高性能・高信頼・省電力化,
    日本テクノセンター, 2008年2月6-7日.

商業誌・書籍

  1. Malicious Attacks on Electronic Systems and VLSIs for Security,
    Takeshi Fujino, Daisuke Suzuki, Yohei Hori, Mitsuru Shiozaki, Masaya Yoshikawa, Toshiya Asai, Masayoshi Yoshimura
    in "VLSI Design and Test for Systems Dependability", Chap.10, pp.395-437, 2019. (eBook 2018)
    (担当章: 10.2 "Methods for Tampering CryptographicVLSIs" and 10.6 "Evaluation of Tamper Resistance of VLSIs")
  2. 研究最先端！マイコンの消費電力解析による暗号解読(後編) - 128ビットAES暗号の解読実験とサイドチャネル攻撃対策，
    片下 敏宏,　堀 洋平,
    インターフェース, CQ出版, 2013年10月号, pp.130-136.
  3. 研究最先端！マイコンの消費電力解析による暗号解読(前編) - 実験！解読の原理，
    堀 洋平, 片下 敏宏,
    インターフェース, CQ出版, 2013年9月号, pp.122-130.
  4. FPGAの部分再構成の今とこれから---部分再構成の利点と応用へのヒント，
    堀 洋平, 川合 浩之, 山口 佳樹,
    Design Wave Magazine, CQ出版, 2007年9月号, pp.129-135.
  5. Field-Programmable Gate Array による将棋専用プロセッサの開発，
    堀 洋平, R.Grimbergen, 丸山 勉,
    アマ4段を超える ---コンピュータ将棋の進歩 4， 松原 仁(編)，共立出版，2003. pp.41--67.

産業財産権（特許権）国内

  1. [国内特許] 第6697776号，特願2016-066788，"固有情報生成装置"，
    小笠原泰弘，堀洋平，片下敏宏，出願2016年3月29日，登録2020年4月30日.
  2. [国内特許] 第6623473号，特願2016-010663，"偽造防止回路"，
    吉田学，栗原一徳，堀洋平，小笠原泰弘，片下敏宏，出願2016年1月22日，登録2019年12月6日.
  3. [国内特許] 第6598259号，特願2017-176553，"デバイス固有情報生成装置及びデバイス固有情報生成システムとデバイス固有情報生成方法"，
    堀洋平，萩原学，姜玄浩，古原和邦，片下敏宏，出願2017年9月14日，登録2019年10月11日.
  4. [国内特許] 第6445703号，特願2017-534388，"セキュリティ機能を有する回路を含む半導体デバイス"，
    堀洋平，ほか12名，出願2016年8月3日，登録2018年12月7日.
  5. [国内特許] 第6445570号，特願2017-176553， "デバイス固有情報の誤り率制御方法とデバイス固有情報の誤り率制御プログラム"，
    堀洋平，古原和邦，片下敏宏，松井俊浩，出願2015年8月20日，登録2018年12月7日.
  6. [国内特許] 第6333702号，特願2014-219053，"暗号鍵共有システムと暗号鍵共有方法"，
    古原和邦，堀洋平，辛星漢，片下敏宏，坂根広史，出願2014年10月28日，登録2018年5月11日.

産業財産権（特許）海外

  1. [国外特許] ZL201580045333.9，公開番号：CN 106576040 A，出願番号：201580045333.9， "デバイス固有情報の誤り率制御方法とデバイス固有情報の誤り率制御プログラム"，
    堀洋平，古原和邦，片下敏宏，松井俊浩，出願2015年8月20日，公開2017年4月19日，登録2020年5月12日.
  2. [国外特許] US 10636715, 公開番号：US-2019-0019766-A1，出願番号：15/750614， "Semiconductor device including circuit having security function,"
    Yohei Hori, et al., 出願2016年8月3日，公開2019年1月17日，登録2020年4月28日．
  3. [国外特許] US 10402248 B2 "Method for controlling error rate of device-specific information and program for controlling error rate of device-specific information,"
    Yohei Hori, Kazukuni Kobara, Toshihiro Katashita, Toshihiro Matsui, 11th Oct., 2019.
  4. [国外特許] KR 10-2002263 "Semiconductor device including circuits having security function (보안 기능을 갖는 회로를 포함하는 반도체 디바이스),"
    Yohei Hori, et al., 15th July, 2019.
  5. [国外特許] KR 10-1956487 "Method for controlling error rate of device-specific information, and program for controlling device-specific information (디바이스 고유 정보의 에러율 제어 방법과 디바이스 고유 정보의 에러율 제어 프로그램),"
    Yohei Hori, Kazukuni Kobara, Toshihiro Katashita, Toshihiro Matsui, 4th Mar., 2019.
  6. [国外特許] CN, 出願番号 201680045338.6, 登録番号 XXXX, "セキュリティ機能を有する回路を含む半導体デバイス,"
    堀洋平, 柳永勛, 大内真一, 安田哲二, 昌原明植, 入沢寿史, 遠藤和彦, 太田裕之, 前田辰郎, 小池帆平, 小笠原泰弘, 片下敏宏, 福田浩一, XXXX年XX月XX日..
  7. [国外特許] DE, FR, GB, NL, 出願番号 15835986.9, 登録番号 3188403, "Method for controlling error rate of device-specific information, and program for controlling error rate of device-specific information,"
    Yohei Hori, Kazukuni Kobara, Toshihiro Katashita, Toshihiro Matsui, 6th Oct., 2021.

研究会・全国大会

研究会 筆頭論文

  1. Physically Unclonable Function (PUF) の基礎・応用と国際標準化，
    堀 洋平，
    信学技報，リコンフィギャラブルシステム (RECONF), Vol.121, No.59, p.1, 2021. (招待講演 2021年6月8日)
  2. PUFとFuzzy Extractorを用いた鍵生成回路の SASEBO-G3上への実装，
    堀 洋平，片下 敏宏，
    信学技報，リコンフィギャラブルシステム (RECONF), Vol.115, No.109, pp.103-108, 2015. (口頭発表 2015年6月20日)
  3. Kintex-7 FPGA上のPhysical Unclonable Functionの特性評価，
    堀 洋平，片下 敏宏，古原 和邦，
    信学技報，RECONF2013-17, pp.91-96, 2013. (口頭発表 2013年5月21日)
  4. Virtex-5上の動的部分再構成暗号回路の消費電力評価，
    堀 洋平，片下 敏宏，佐藤 証，
    信学技報，Vol.111, No.31, RECONF2011-17, pp.97-102, 2011. (口頭発表 2011年5月13日)
  5. SASEBO-GII上のAESに対する電磁波解析攻撃，
    堀 洋平，片下 敏宏，佐藤 証，
    暗号と情報セキュリティシンポジウム (SCIS2011)， 2011. (口頭発表 2011 年1月26日)
  6. 確率密度関数の推定法とMIA成功率に関する一考察，
    堀 洋平，吉田 隆弘，片下 敏宏，佐藤 証，
    信学技報，Vol.110, No.319, RECONF2010-48, pp.55-60, 2010. (口頭発表 2010年12月 1日)
  7. FPGA上のArbiter PUFの定量的評価，
    堀 洋平，吉田 隆弘，片下 敏宏，佐藤 証，
    信学技報，Vol.110, No.204, RECONF2010-37, pp.115-120, 2010. (口頭発表 2010年9月 17日)
  8. 動作合成による暗号回路の生成と性能評価，
    堀 洋平，伊藤 麻衣，今井秀樹，
    信学技報，Vol.109, No.26, RECONF2009-12, pp.67-72, 2009.
  9. サイドチャネル攻撃に対する標準評価ボードとツールの評価，
    堀 洋平, 片下 敏宏, 坂根 広史, 佐藤 証, 戸田 賢二, 今井 秀樹,
    信学技報, Vol.108, No.300, RECONF2008-54, pp.87-92, 2008.
  10. 部分再構成システムにおけるAES-GCMを用いたビットストリームの秘匿と認証，
    堀 洋平, 佐藤 証, 坂根 広史, 戸田 賢二,
    信学技報, Vol.108, No.48, RECONF2008-3, pp.13-18, 2008.
  11. 動的部分再構成による回路規模と消費電力の削減についての一考察，
    堀 洋平, 坂根 広史, 戸田 賢二,
    信学技報, Vol.107, No.418, RECONF2007-56, pp.31--36, 2008.
  12. FPGAの自己動的部分再構成を利用したセキュアなコンテンツ配信システムの構築，
    堀 洋平, 横山 浩之, 坂根 広史, 戸田 賢二,
    信学技報, Vol.106, No.602, CPSY2006-86, pp.7--12, 2007.
  13. FPGAの自己動的部分再構成を利用したシステムの設計と開発，
    堀 洋平, 横山 浩之, 坂根 広史, 戸田 賢二,
    信学技報, Vol.106, No.458, RECONF2006-75, pp.61-68, 2007.
  14. 専用ハードウェアによるART-Linuxの高性能化に向けて，
    堀 洋平, 中島 俊夫, 片下 敏宏, 関山 守, 戸田 賢二,
    信学技報, Vol.104, No.738, CPSY2004-108, pp.19--24, 2005.

研究会 共著論文

  1. オープンソースEDAを用いたLSI設計とテープアウト事例，
    日置 雅和, 片下 敏宏, 堀　洋平, 更田 裕司, 秋田 一平
    信学技報, vol. 124, no. 247, VLD2024-65, pp. 216-219, 2024.11. (口頭発表(日置) 2024年11月14日)
  2. TDCセンサを用いたしきい値が制御可能なfDTM-PUFの基礎評価，
    藤本一輝, 福田悠太, 大山達哉, 堀　洋平, 片下敏宏, 藤野　毅
    信学技報, vol. 124, no. 250, RECONF2024-84, pp. 153-158, 2024.11. (口頭発表(藤本) 2024年11月13日)
  3. テーブル引きを用いた乗算不要のCNNアクセラレータの提案とそのFPGA実装，
    更田 裕司，堀 洋平，川村 信一，林 優一，永田 真
    信学技報, vol. 124, no. 250, RECONF2024-64, pp. 43-48, 2024.11. (口頭発表(更田) 2024年11月12日)
  4. 裏面赤外観察による非破壊ハードウェアトロイ検査，
    坂本 純一，堀 洋平，川村 信一，林 優一，永田 真
    信学技報, ハードウェアセキュリティ研究会 (HWS), Vol.124, No.6, HWS2024-5, pp.18-28, 2024.4. (口頭発表(坂本) 2024年4月19日)
  5. Arbiter PUFを用いた暗号鍵の生成(1)～マルチスレッショルド型アービターを用いたPUF出力の安定化～，
    是安 祐希，大山 達哉，渡辺 壮柾，堀 洋平，片下 敏宏，藤野 毅
    暗号と情報セキュリティシンポジウム, 2024.1. (口頭発表(是安) 2023年1月24日)
  6. FPGA上に実装したRISC-V CPUに対するサイドチャネル攻撃評価環境の構築，
    長久 瑞樹，福田 悠太，吉田 康太，片下 敏宏，堀 洋平，藤野 毅
    ハードウェアセキュリティフォーラム, 2023.12. (口頭発表(長久) 2023年12月15日)
  7. RG-DTM型アービターPUFのFPGA実装と固有ID生成特性改善の検討，
    堺 美華，大山 達哉，吉田 康太，堀 洋平，片下 敏宏，白畑 正芳，藤野 毅
    信学技報，ハードウェアセキュリティ研究会 (HWS), Vol.122, No.403, HWS2022-82, pp.209-214, 2023.3. (口頭発表(堺) 2023年3月3日)
  8. Physically Unclonable Functionsのエントロピー見積りに関する一考察，
    汐﨑充，堀洋平，藤野毅
    暗号と情報セキュリティシンポジウム （SCIS 2021), （口頭発表(汐﨑) 2021年1月21日）
  9. 半導体チップのハードウェアトロージャンに対する物理レベルの取り組み（II)，
    坂根広史，川村信一，今福健太郎，堀洋平，永田真，林優一，松本勉
    信学技報，ハードウェアセキュリティ研究会, Vol.120, No.211, pp.59-64, 2020.10 （口頭発表(坂根) 2020年10月26日）
  10. Non-IID PUFのエントロピー低下要因とエントロピー見積もり手法 (2)
    汐﨑充，堀洋平，大倉俊介，白畑正芳，藤野毅
    信学技報，ハードウェアセキュリティ研究会 HWS2019-112, VLD2019-139, (2020-3)（口頭発表(汐﨑) 2020年3月7日．学会は中止されたが発表は成立）
  11. Non-IID PUFのエントロピー低下要因とエントロピー見積もり手法 (1)
    汐﨑充，堀洋平，大倉俊介，白畑正芳，藤野毅
    信学技報，ハードウェアセキュリティ研究会 HWS2019-111, VLD2019-138, (2020-3)（口頭発表(汐﨑) 2020年3月7日．学会は中止されたが発表は成立）
  12. PUFを用いた個体識別システムにおける機械学習攻撃に対する脆弱性の評価，
    大山達哉，白畑正芳，汐﨑充，大倉俊介，堀洋平，藤野毅
    デザインガイア2019，信学技報，集積回路研究会 ICD2019-33 (2019-11)（口頭発表(大山) 2019年11月15日）
  13. 半導体チップのハードウェアトロージャンに対する物理レベルの取り組み（I)，
    川村信一，今福健太郎，坂根広史，堀洋平，永田真，林優一，松本勉
    信学技報，ハードウェアセキュリティ研究会 HWS2019-65, ICD2019-26, Vol.119, No.60, pp.47-52, 2019. （口頭発表(川村) 2019年11月1日）
  14. PUFを用いた個体識別システムにおける機械学習攻撃に対する脆弱性の評価，
    飯塚知希, 小笠原泰弘, 片下敏宏, 堀洋平, 粟野皓光, 池田誠,
    信学技報，VLSI設計技術研究会(VLD)，VLD2018-133, HWS2018-96 (2019-02)（口頭発表(飯塚) 2019年3月1日）
  15. 親撥制御技術を用いた印刷有機物理複製困難回路の作製と評価，
    栗原 一徳，堀 洋平，片下 敏宏，植村 聖，吉田 学，
    第65回応用物理学会春季講演会，18p-D102-14，2018. (口頭発表(栗原) 2018年3月18日)
  16. 同期機構の改良による PL-PUF のシリコン実装，
    小笠原 泰弘，堀 洋平，小池 帆平，
    信学技報，VLSI設計技術研究会 (VLD)，Vol.117, No.455, pp.225-229, 2018. (口頭発表(小笠原) 2018年3月2日)
  17. ランダム性の改善のための SRAM および buskeeper PUF のレイアウト実装手法，
    小笠原 泰弘，堀 洋平，小池 帆平，
    暗号と情報セキュリティシンポジウム (SCIS2017)，2017. (口頭発表(小笠原) 2017年1月26日)
  18. PUFデバイスの高速評価環境の開発，
    片下 敏宏，堀 洋平，
    信学技報，リコンフィギャラブルシステム (RECONF), Vol.115, No.109, pp.97-102, 2015. (口頭発表(片下) 2015年6月20日)
  19. FPGA上のサイドチャネル攻撃対策済みAESに対するMIAの有効性評価，
    伊左次 優太，堀 洋平，今井 秀樹，
    暗号と情報セキュリティシンポジウム (SCIS2013)， 2013. (口頭発表(伊左次)，2013年1月24日)
  20. The Implementation of Fuzzy Extractor is Not Hard to Do: An Approach Using PUF Data，
    Hyunho Kang, Yohei Hori, Toshihiro Katashita, and Manabu Hagiwara
    暗号と情報セキュリティシンポジウム (SCIS2013)， 2013. (口頭発表(Kang)，2013年1月23日)
  21. 電力測定機能改良の暗号LSI用ボードSASEBO-RIIとその評価，
    片下　敏宏，堀 洋平，佐藤 証，
    暗号と情報セキュリティシンポジウム (SCIS2012)， 2012. (口頭発表(堀)，2012年2月1日)
  22. Combined Side-Channel Analysis の性能向上のためのCPAとMIAの合成に関する研究，
    伊左次 優太，堀 洋平，今井 秀樹，
    暗号と情報セキュリティシンポジウム (SCIS2012)， 2012. (口頭発表(伊左次)，2012年1月31日)
  23. S-Box実装方式の異なるAESに対するMIAの有効性検証，
    猪狩　幸大，伊左次 優太，早崎 拓馬，堀 洋平，今井 秀樹，
    暗号と情報セキュリティシンポジウム (SCIS2012)， 2012. (口頭発表(猪狩)，2012年1月31日)
  24. 対策済みAESに対するサイドチャネル攻撃手法の有効性評価，
    早崎 拓馬，伊左次 優太，猪狩 幸大，堀 洋平，今井 秀樹，
    暗号と情報セキュリティシンポジウム (SCIS2012)， 2012. (口頭発表(早崎)，2012年1月31日)
  25. MIAの攻撃精度向上のための確率密度関数の推定法に関する考察，
    伊左次 優太，堀 洋平，今井 秀樹，
    暗号と情報セキュリティシンポジウム (SCIS2011)， 2011. (口頭発表(伊佐次)，2011年1月27日)
  26. Performance Evaluation for PUF-based Authentication Systems with Shift Post-processing: Additional Experimental Results，
    Hyunho Kang, Yohei Hori, Toshihiro Katashita, and Akashi Satoh
    暗号と情報セキュリティシンポジウム (SCIS2011)， 2011. (口頭発表(Kang)，2011年1月26日)
  27. ICカード向けサイドチャネル攻撃標準評価環境の開発，
    片下 敏宏，堀 洋平，佐藤 証，
    暗号と情報セキュリティシンポジウム (SCIS2011)， 2011. (口頭発表(片下)，2011年1月26日)
  28. Performance Evaluation for PUF-based Authentication Systems with Shift Post-processing，
    Hyunho Kang, ，Yohei Hori，Toshihiro Katashita, and Akashi Satoh，
    信学技報，Vol.110, No.319, RECONF2010-49, pp.61-64, 2010. (口頭発表 2010年12月1日)
  29. 近磁界測定によるサイドチャネル評価実験，
    片下 敏宏，堀 洋平，佐藤 証，
    信学技報，Vol.110, No.319, RECONF2010-46, pp.43-48, 2010. (口頭発表 2010年12月1日)
  30. サイドチャネル攻撃標準評価ボードを用いたCPAとMIAの比較評価，
    田口 飛鳥，堀 洋平，今井 秀樹，
    信学技報, Vol.109, No.444, ISEC2009-110, pp.199-204, 2010. (口頭発表 2010年3月5日)
  31. SASEBO-GIIへのPUFの実装及び評価，
    関 晃平，堀 洋平，今井 秀樹，
    暗号と情報セキュリティシンポジウム (SCIS2010)，高松，2010． （口頭発表2010年1月22日）
  32. 電力解析攻撃の体系的な分類と比較について，
    野口 正俊，堀 洋平，吉田 隆弘，今井 秀樹，
    暗号と情報セキュリティシンポジウム (SCIS2010)，高松，2010． （口頭発表 2010年1月21日）
  33. SASEBO-GII上のAESに対する相互情報量電力解析攻撃，
    佐藤 弘季，堀 洋平，今井 秀樹，
    暗号と情報セキュリティシンポジウム (SCIS2010)，高松，2010． （口頭発表 2010年1月19日）
  34. サイドチャネル攻撃対策手法の評価環境の構築，
    片下 敏宏, 堀 洋平, 佐藤 証,
    デザインガイア2009，高知，2009．（口頭発表 2009年12月3日）
  35. 生体認証におけるリスク管理のためのFTA構成法の検討，
    鈴木 智也, 田沼 均, 堀 洋平, 今井 秀樹,
    暗号と情報セキュリティシンポジウム (SCIS2009), 大津，2009. (口頭発表2009年1月23日)
  36. 高位合成ツールを用いた暗号ハードウェア開発に関する一考察，
    伊藤 麻衣, 堀 洋平, 今井 秀樹,
    暗号と情報セキュリティシンポジウム (SCIS2009), 大津，2009. (口頭発表 2009年1月21日)
  37. 超高精細映像に対応したバーサタイルメディアプロセッサ---スケーラブルな並列処理オーバレイエンジン
    戸田 賢二，片下 敏宏，堀 洋平，森川 治， 信学技報, Vol.107, No.382, ICD2007-137, pp.101-106, 2007.
  38. FPGAの部分書換方式を用いたコンテンツ保護システムの検討，
    横山 浩之，堀 洋平，戸田 賢二，
    信学技報, Vol.106, No.247, RECONF2006-34, pp.43-48, 2006.
  39. 複数のオーバレイフレームを自在に制御できるバーサタイルメディアプロセッサ，
    戸田 賢二，片下 敏宏，堀 洋平，森川 治，
    信学技報, Vol.106, No.3, CPSY2006-11, pp.61-66, 2006.
  40. 論理プログラマブルデバイスの保護アーキテクチャ，
    横山 浩之，堀 洋平，戸田 賢二，
    信学技報, Vol.105, No.670, CPSY2005-83, pp.37--41, 2006.

全国大会 筆頭論文

  1. FPGAによる詰将棋の高速計算，
    堀 洋平, 丸山 勉, 星野 力,
    情報処理学会第62回全国大会, 2001.
  2. FPGAによる将棋の高速計算--駒の効き，
    堀 洋平, 関 峰伸, 丸山 勉, 星野 力,
    情報処理学会第60回全国大会, 2000.

全国大会 共著論文

  1. 複数のスマートディスプレイにおける映像フェデレーションの試み，
    森川 治, 片下 敏宏, 堀 洋平, 戸田 賢二,
    日本バーチャルリアリティ学会第10回大会, 2005.
  2. 複数の映像を画面上で合成表示するVRのための表示装置の開発，
    森川 治, 片下 敏宏, 堀 洋平, 戸田 賢二,
    日本バーチャルリアリティ学会第9回大会, 2004.
  3. FPGAによる将棋の高速計算---詰将棋，
    関 峰伸, 堀 洋平, 丸山 勉, 星野 力,
    情報処理学会第60回全国大会, 2000.

その他の記事

  1. 複製できないデバイスの研究と国際標準化 ～IoTセキュリティの信頼の基点として～
    堀 洋平,
    技術で未来拓く -産総研の挑戦- 195, 日刊工業新聞, 2021年12月9日.
  2. PUFで半導体の「ばらつき」利用　-- CMOSセンサなどへ活用期待
    堀 洋平,
    電子デバイス産業新聞, 2020年3月5日.
  3. Physically Unclonable Function (PUF) とその応用
    堀 洋平,
    小特集 ハードウェアセキュリティの課題と展望，電子情報通信学会誌，Vol.103, No.1, pp.57-61, 2020年1月.
  4. 社会インフラ守る　-- PUF研究にまい進
    堀 洋平,
    インタビュー ふるさと応援団，上越タイムス, 2018年1月.
  5. FPGAの動的部分再構成を利用した小型・省電力マルチプロセッサの開発
    堀 洋平,
    東京エレクトロンデバイス, 研究インフォメーション2，2009.
  6. リコンフィギャラブルシステムの研究最前線 第3部 最新研究動向，
    堀 洋平,
    電子情報通信学会 情報・システムソサエティ誌, Vol.12, No.4, pp.8-9, Feb., 2008.